Daftar Isi (Table Of Content)
Tujuan Pembelajaran
1. Mahasiswa dapat mengetahui dan memahami Sistem Kontrol Alarm
2. Mahasiswa dapat mengetahui dan memahami Elemen Memori
3. Mahasiswa dapat mengetahui dan memahami LATCH SR (Set – Reset)
4. Mahasiswa dapat mengetahui dan memahami LATCH SR (Tergerbang)
5. Mahasiswa dapat mengetahui dan memahami Gated D (Data) Latch
6. Mahasiswa dapat mengetahui dan memahami IC TTL Latch
7. Mahasiswa dapat mengetahui dan memahami Sensitifitas Sinyal
9.1 Pendahuluan
Rangkaian yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya
Rangkaian mempunyai elemen penyimpan
– Isi dari elemen penyimpan merepresentasikan keadaan (state) dari rangkaian
– Perubahan nilai masukan dapat menyebabkan keadaan rangkaian tidak berubah atau berubah ke keadaan baru
– Rangkaian berubah sesuai urutan keadaan sebagai hasil dari perubahan masukannya
Elemen memori terkontrol di atas membentuk latch (pengunci)
9.2 Sistem Kontrol Alarm
Diinginkan rangkaian untuk mengontrol alarm.
Alarm merespon kontrol masukan On=O
– akan berbunyi saat On=O = 1
– mati saat On=O = 0
Alarm berbunyi saat sensor membangkitkan sinyal tegangan positif (Set) jika terjadi event tidak diinginkan
– Diinginkan alarm tetap aktif (berbunyi) walaupun keluaran sensor tidak aktif (Set=0)
– Alarm dimatikan manual menggunakan kontrol Reset
Rangkaian ini memerlukan elemen memori untuk mengingat bahwa alarm telah aktif hingga datangnya sinyal Reset
9.3 Elemen Memori
Menggunakan 2 buah NOT
mempunyai 2 keadaan yang masing-masing akan berulang tanpa batas, yaitu
– Jika A = 0, maka B = A = 1 dan A = B = 0.
Rangkaian selalu menghasilkan B = 1
– Jika A = 1, maka B = A = 0 dan A = B = 1.
Rangkaian selalu menghasilkan B = 0
ELEMEN MEMORI TERKONTROL
Menyediakan mekanisme mengubah keadaan rangkaian
Load = 0, maka TG2 aktif dan TG1 tidak aktif (feedback)
Keadaan rangkaian (dan juga keluaran Y) tetap
Jika Load = 1, maka TG1 aktif dan TG2 tidak aktif (update)
– Masukan Data akan memperbarui nilai A, sehingga nilai keluaran Y = Data
– Rangkaian berubah keadaannya sesuai Data
9.4 LATCH
Latch merupakan elemen penyimpan 1-bit
-Untuk menyimpan 1-bit data/state diperlukan 1 buah latch
Tipe latch berdasarkan fungsinya:
– latch set-reset (SR latch)
– SR latch tergerbang
– Latch data (D latch)
diaplikasikan untuk mengunci data masukan dan/atau keluaran suatu rangkaian lain
9.4.1 LATCH SR (Set – Reset)
Elemen Memori dan Gerbang NOR
Rangkaian latch dapat disusun menggunakan gerbang logika NOR (selain dengan TG)
– Masukannya, Set (S) dan Reset (R), digunakan untuk mengubah state/keadaan, Q, dari rangkaian
– Rangkaian tersebut membentuk latch SR
Perilaku rangkaian:
– Jika R=S=0, maka state tidak berubah (terkunci)
– Jika R=1 (S=0 atau S=1), maka state Q=0
– Jika R=0 dan S=1, maka state Q=1
Rangkaian dan Tabel Karakteristik
Rangkaian dihubungkan secara cross-coupled
Saat R=S=0, rangkaian tetap berada di state saat ini
– Baik (Qa = 0 dan Qb = 1) atau (Qa = 1 dan Qb = 0)
Saat S=1 dan R=0, latch diset ke keadaan dimana Qa = 1 dan Qb = 0
Saat S=0 dan R=1, latch diset ke keadaan dimana Qa = 0 dan Qb = 1
Saat S=1 dan R=1, Qa = Qb = 0 !Kondisi race
– Terjadi osilasi antara Qa = Qb = 0 dan Qa = Qb = 1
Analisis Waktu
Jika delay propagasi dari Qa dan Qb sama, osilasi di waktu t10 akan berlanjut secara tak terbatas
Di rangkaian realnya, mungkin terdapat perbedaan dalam delay dan latch berada di salah satu dari 2 keadaan.
– Tidak dapat ditentukan (kondisi race), yang lebih cepat mengunci keadaan
– Sehingga, kombinasi S=R=1 merupakan kombinasi yang
Recall: Sistem Kontrol Alarm
9.4.2 LATCH SR (Tergerbang)
Menambahkan Kontrol Enable
Latch SR dasar mengubah statenya saat masukannya berubah
Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR dasar
– Sinyal enable diberikan oleh masukan Clk
– Digunakan untuk mengontrol kapan rangkaian dapat mengubah state-nya
–Saat Clk=0 state tidak berubah, saat Clk=1 state tergantung masukan S dan R
– Disebut sebagai gated SR latch
Analisis Waktu/Diagram pewaktuan
Keadaan saat S=R=1 dihindari, menyebabkan keluaran tak dapat ditentukan
Latch set saat Q=1 dan latch reset saat Q=0
Rangkaian dengan Gerbang NAND
Masukan S dan R dibalik dibandingkan dengan rangkaian dengan gerbang AND
Gerbang NAND memerlukan transistor lebih sedikit daripada gerbang AND
Akan lebih banyak digunakan daripada Gated SR Latch dengan NOR
9.4.3 Gated D (Data) Latch
Latch dapat digunakan sebagai elemen memori untuk sistem alarm di contoh sebelumnya
Gated latch lainnya adalah D latch
– Mempunyai sebuah masukan data, D
–Tidak akan terjadi kondisi race seperti latch RS
– Menyimpan nilai masukan dengan kontrol berupa sinyal clock
– Digunakan di rangkaian yang perlu menyimpan nilai
–Misalnya ‘mengingat’ nilai keluaran dari rangkaian adder/substractor
–Latch dapat dikatakan sebagai elemen penyimpan 1 bit data
–Diimplementasikan dengan 18 transistor CMOS
Simbol, Tabel Karakteristik
Diagram Pewaktuan
9.4.4 IC TTL Latch
I IC 74363/74373
Struktur dan Fungsi 74363/74373
9.5 Sensitifitas Sinyal
Sensitivitas elemen storage: Level-sensitive dan Edge-triggered
– Level-sensitive: keluaran elemen dikontrol oleh level masukan clock (0 atau 1)
– Edge-triggered: keluaran elemen hanya berubah di titik transisi nilai clock
–Positive-edge: transisi sinyal clock dari 0 ke 1
–Negative-edge: transisi sinyal clock dari 1 ke 0
Latch merupakan elemen penyimpan dengan sensitivitas level
– Selama clock clk = 1 nilai keluaran akan tergantung dari nilai masukan D
– Dalam satu periode clock bisa terjadi lebih dari 1 perubahan state keluaran Q
–Ini akan membedakannya dengan elemen penyimpan flip-flop yang akan dibahas berikutnya
Tugas
Kumpulkan 1 pdf Materi tentang Latch beserta implementasi dalam dunia sistem komputer (wajib ada daftar pustaka)
Daftar Pustaka
1. Givone DD. Digital principles and Design. Palgrave Macmillan; 2003.
2. Saha A, Manna N. Digital principles and logic design. Jones & Bartlett Learning; 2009 Jan 28.
3. Maini AK. Digital electronics: principles, devices and applications. John Wiley & Sons; 2007 Sep 27.
4. Singh AK. Digital Principles Foundation Of Circuit Design And Application. New Age International; 2006.
5. Leach DP, Malvino AP. Digital Principles and Applications. Glencoe/McGraw-Hill; 1994 May 1.
